> configure(npc)
ysyx_22040000 李心杨 Linux calcite 6.1.69 #1-NixOS SMP PREEMPT_DYNAMIC Wed Dec 20 16:00:29 UTC 2023 x86_64 GNU/Linux 12:59:00 up 1 day 21:45, 2 users, load average: 1.24, 1.19, 0.81
This commit is contained in:
tracer-ysyx
parent
323e36c454
commit
239492c366
4 changed files with 155 additions and 173 deletions
102
npc/Makefile
102
npc/Makefile
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@ -1,102 +0,0 @@
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NVBOARD_HOME ?= $(abspath ../nvboard)
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PREFIX ?= build
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CHISEL_VDIR := $(PREFIX)/chisel
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CPPSRCS := $(addprefix $(PWD)/,$(wildcard csrc/*.cpp))
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VERILATOR_FLAGS := --cc --exe
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LDFLAGS += $(shell sdl2-config --libs) -lSDL2_image
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CHISEL_TOP_PACKAGE := learning
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CHISEL_TOP_MODULE := Main
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CHISEL_TARGET := verilog
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SUBDIRS := obj nvobj
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SUBDIRS := $(addprefix $(PREFIX),$(SUBDIRS))
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SUBMAKE := $(OBJDIR)/V$(CHISEL_TOP_MODULE).mk
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# Pretty printing
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MAKEFLAGS += --no-print-directory
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GREEN := \e[32m
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NC := \e[0m
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define colorize
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printf '$(GREEN)'$(1)'$(NC) $(2)\n'
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endef
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all: sim-bin nvboard-bin
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$(SUBDIRS):%: %/V$(CHISEL_TOP_MODULE).mk
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||||||
verilator $(VERILATOR_FLAGS) $(addprefix -CFLAGS , $(CXXFLAGS)) $(addprefix -LDFLAGS , $(LDFLAGS)) --Mdir $(abspath $(OBJDIR)) $(CHISEL_VSRC) $(CPPSRCS)
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||||||
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||||||
$(OBJDIR)/V$(CHISEL_TOP_MODULE): $(SUBMAKE)
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||||||
@$(call colorize,"SUBMAKE",$^)
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$(MAKE) -s -C $(dir $@) -f $< $(notdir $@)
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||||||
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||||||
$(SUBMAKE): $(CPPSRCS) $(OBJDIR) chisel-src
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||||||
@$(call colorize,"VERILATOR",$@)
|
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||||||
verilator $(VERILATOR_FLAGS) $(addprefix -CFLAGS , $(CXXFLAGS)) $(addprefix -LDFLAGS , $(LDFLAGS)) --Mdir $(abspath $(OBJDIR)) $(CHISEL_VSRC) $(CPPSRCS)
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||||||
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||||||
$(OBJDIR):
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mkdir -p $@
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$(CHISEL_VDIR)/filelist.f: $(wildcard src/main/scala/*.scala)
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@$(call colorize,"CIRCT",$^)
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sbt --error "runMain circt.stage.ChiselMain --module $(CHISEL_TOP_PACKAGE).$(CHISEL_TOP_MODULE) --split-verilog --target $(CHISEL_TARGET) -td $(CHISEL_VDIR)"
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compile_commands.json: clean
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$(MAKE) $(CHISEL_VDIR)/filelist.f
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$(RM) compile_commands.json
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bear --append -- $(MAKE) nvboard-bin
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||||||
bear --append -- $(MAKE) sim-bin
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.PHONY: clean nvboard sim nvboard-bin sim-bin git_trace_sim git_trace_nvboard
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SRC_AUTO_BIND := $(abspath $(PREFIX)/auto_bind.cpp)
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NXDC_FILES := $(abspath constr/top.nxdc)
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$(SRC_AUTO_BIND): $(NXDC_FILES)
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NVBOARD_HOME=$(NVBOARD_HOME) python3 $(NVBOARD_HOME)/scripts/auto_pin_bind.py $< $@
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nvboard-bin: OBJDIR := $(PREFIX)/nvobj
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nvboard-bin: SUBMAKE := $(OBJDIR)/V$(CHISEL_TOP_MODULE).mk
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# TODO: fix this awkward way to find nvboard.a
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nvboard-bin: CPPSRCS := $(addprefix $(PWD)/,$(wildcard csrc_nvboard/*.cpp)) $(SRC_AUTO_BIND) $(NVBOARD_HOME)/build/nvboard.a
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||||||
nvboard-bin: CXXFLAGS += -I$(NVBOARD_HOME)/include $(shell sdl2-config --cflags)
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||||||
nvboard-bin: $(CPPSRCS) $(SUBMAKE) $(SRC_AUTO_BIND) $(OBJDIR)/V$(CHISEL_TOP_MODULE)
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||||||
@echo $(SUBMAKE) $(OBJDIR)
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||||||
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sim-bin: VERILATOR_FLAGS += --trace
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||||||
sim-bin: $(CPPSRCS) $(OBJDIR)/V$(CHISEL_TOP_MODULE)
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chisel-src: $(CHISEL_VDIR)/filelist.f
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||||||
$(eval CHISEL_VSRC := $(wildcard $(CHISEL_VDIR)/*.sv))
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@echo "GENERATED: $(CHISEL_VSRC)"
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ifneq (,$(wildcard ../Makefile))
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include ../Makefile
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else
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define git_commit # not in ICS subfolder, no tracing
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endef
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||||||
endif
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git_trace_sim:
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$(call git_commit, "sim RTL")
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git_trace_nvboard:
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$(call git_commit, "nvboard")
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||||||
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nvboard: OBJDIR := $(PREFIX)/nvobj
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||||||
nvboard: nvboard-bin git_trace_nvboard
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||||||
@echo "Running NVBoard ..."
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||||||
@echo "================================"
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||||||
@NVBOARD_HOME=$(NVBOARD_HOME) $(OBJDIR)/V$(CHISEL_TOP_MODULE)
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||||||
|
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||||||
sim: sim-bin git_trace_sim
|
|
||||||
@echo "Running verilator sim ..."
|
|
||||||
@echo "================================"
|
|
||||||
@$(OBJDIR)/V$(CHISEL_TOP_MODULE)
|
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||||||
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||||||
clean:
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||||||
$(RM) -r $(PREFIX)
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||||||
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||||||
$(V).SILENT:
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@ -25,6 +25,36 @@ class RegisterFile(readPorts: Int) extends Module {
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||||||
}
|
}
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||||||
}
|
}
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||||||
|
|
||||||
|
class ALUGenerator(width: Int) extends Module {
|
||||||
|
require(width >= 0)
|
||||||
|
val io = IO(new Bundle {
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||||||
|
val a = Input(UInt(width.W))
|
||||||
|
val b = Input(UInt(width.W))
|
||||||
|
val op = Input(UInt(4.W))
|
||||||
|
val out = Output(UInt(width.W))
|
||||||
|
})
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||||||
|
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||||||
|
val adder_b = fill(width)(io.op(0)) ^ io.b // take (-b) if sub
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||||||
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val add = io.a + adder_b
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||||||
|
val and = io.a & io.b
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||||||
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val not = ~io.a
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||||||
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val or = io.a | io.b
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||||||
|
val xor = io.a ^ io.b
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||||||
|
val slt = io.a < io.b
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||||||
|
val eq = io.a === io.b
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||||||
|
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||||||
|
io.out := MuxLookup(0.U, io.op, Seq(
|
||||||
|
0.U -> add,
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||||||
|
1.U -> add, // add with b reversed
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||||||
|
2.U -> not,
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||||||
|
3.U -> and,
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||||||
|
4.U -> or,
|
||||||
|
5.U -> xor,
|
||||||
|
6.U -> slt,
|
||||||
|
7.U -> eq,
|
||||||
|
))
|
||||||
|
}
|
||||||
|
|
||||||
class MuxGenerator(width: Int, nInput: Int) extends Module {
|
class MuxGenerator(width: Int, nInput: Int) extends Module {
|
||||||
require(width >= 0)
|
require(width >= 0)
|
||||||
require(nInput >= 1)
|
require(nInput >= 1)
|
||||||
125
npc/core/src/test/scala/Main.scala
Normal file
125
npc/core/src/test/scala/Main.scala
Normal file
|
|
@ -0,0 +1,125 @@
|
||||||
|
import chisel3._
|
||||||
|
import chiseltest._
|
||||||
|
import org.scalatest.freespec.AnyFreeSpec
|
||||||
|
|
||||||
|
class RegisterFileSpec extends AnyFreeSpec with ChiselScalatestTester {
|
||||||
|
"RegisterFile should work" - {
|
||||||
|
"with 2 read ports" in {
|
||||||
|
test(new RegisterFile(2)) { c =>
|
||||||
|
def readExpect(addr: Int, value: Int, port: Int = 0): Unit = {
|
||||||
|
c.io.readAddr(port).poke(addr.U)
|
||||||
|
c.io.readData(port).expect(value.U)
|
||||||
|
}
|
||||||
|
def write(addr: Int, value: Int): Unit = {
|
||||||
|
c.io.writeEnable.poke(true.B)
|
||||||
|
c.io.writeData.poke(value.U)
|
||||||
|
c.io.writeAddr.poke(addr.U)
|
||||||
|
c.clock.step(1)
|
||||||
|
c.io.writeEnable.poke(false.B)
|
||||||
|
}
|
||||||
|
// everything should be 0 on init
|
||||||
|
for (i <- 0 until 32) {
|
||||||
|
readExpect(i, 0, port = 0)
|
||||||
|
readExpect(i, 0, port = 1)
|
||||||
|
}
|
||||||
|
|
||||||
|
// write 5 * addr + 3
|
||||||
|
for (i <- 0 until 32) {
|
||||||
|
write(i, 5 * i + 3)
|
||||||
|
}
|
||||||
|
|
||||||
|
// check that the writes worked
|
||||||
|
for (i <- 0 until 32) {
|
||||||
|
readExpect(i, if (i == 0) 0 else 5 * i + 3, port = i % 2)
|
||||||
|
}
|
||||||
|
}
|
||||||
|
}
|
||||||
|
}
|
||||||
|
}
|
||||||
|
|
||||||
|
class ALUGeneratorSpec extends AnyFreeSpec with ChiselScalatestTester {
|
||||||
|
"With 32 width, " - {
|
||||||
|
"add should work" in {
|
||||||
|
test(new ALUGenerator(32)) { c =>
|
||||||
|
c.io.op.poke(0.U)
|
||||||
|
c.io.a.poke(5.U)
|
||||||
|
c.io.b.poke(3.U)
|
||||||
|
c.io.out.expect(8.U)
|
||||||
|
}
|
||||||
|
}
|
||||||
|
"sub should work" in {
|
||||||
|
test(new ALUGenerator(32)) { c =>
|
||||||
|
c.io.op.poke(1.U)
|
||||||
|
c.io.a.poke(5.U)
|
||||||
|
c.io.b.poke(3.U)
|
||||||
|
c.io.out.expect(2.U)
|
||||||
|
}
|
||||||
|
}
|
||||||
|
"not should work" in {
|
||||||
|
test(new ALUGenerator(32)) { c =>
|
||||||
|
c.io.op.poke(2.U)
|
||||||
|
c.io.a.poke(5.U)
|
||||||
|
c.io.b.poke(3.U)
|
||||||
|
c.io.out.expect((-6).U)
|
||||||
|
}
|
||||||
|
}
|
||||||
|
"and should work" in {
|
||||||
|
test(new ALUGenerator(32)) { c =>
|
||||||
|
c.io.op.poke(3.U)
|
||||||
|
c.io.a.poke(5.U)
|
||||||
|
c.io.b.poke(3.U)
|
||||||
|
c.io.out.expect(1.U)
|
||||||
|
}
|
||||||
|
}
|
||||||
|
"or should work" in {
|
||||||
|
test(new ALUGenerator(32)) { c =>
|
||||||
|
c.io.op.poke(4.U)
|
||||||
|
c.io.a.poke(5.U)
|
||||||
|
c.io.b.poke(3.U)
|
||||||
|
c.io.out.expect(7.U)
|
||||||
|
}
|
||||||
|
}
|
||||||
|
"xor should work" in {
|
||||||
|
test(new ALUGenerator(32)) { c =>
|
||||||
|
c.io.op.poke(5.U)
|
||||||
|
c.io.a.poke(5.U)
|
||||||
|
c.io.b.poke(3.U)
|
||||||
|
c.io.out.expect(6.U)
|
||||||
|
}
|
||||||
|
}
|
||||||
|
"compare should work" in {
|
||||||
|
test(new ALUGenerator(32)) { c =>
|
||||||
|
c.io.op.poke(6)
|
||||||
|
|
||||||
|
c.io.a.poke(62.U)
|
||||||
|
c.io.b.poke(3.U)
|
||||||
|
c.io.out.expect(0.U)
|
||||||
|
|
||||||
|
c.io.a.poke(2.U)
|
||||||
|
c.io.b.poke(103.U)
|
||||||
|
c.io.out.expect(1.U)
|
||||||
|
|
||||||
|
c.io.a.poke(16.U)
|
||||||
|
c.io.b.poke(16.U)
|
||||||
|
c.io.out.expect(1.U)
|
||||||
|
}
|
||||||
|
}
|
||||||
|
"equal should work" in {
|
||||||
|
test(new ALUGenerator(32)) { c =>
|
||||||
|
c.io.op.poke(7)
|
||||||
|
|
||||||
|
c.io.a.poke(62.U)
|
||||||
|
c.io.b.poke(3.U)
|
||||||
|
c.io.out.expect(0.U)
|
||||||
|
|
||||||
|
c.io.a.poke(2.U)
|
||||||
|
c.io.b.poke(103.U)
|
||||||
|
c.io.out.expect(0.U)
|
||||||
|
|
||||||
|
c.io.a.poke(16.U)
|
||||||
|
c.io.b.poke(16.U)
|
||||||
|
c.io.out.expect(1.U)
|
||||||
|
}
|
||||||
|
}
|
||||||
|
}
|
||||||
|
}
|
||||||
|
|
@ -1,71 +0,0 @@
|
||||||
import chisel3._
|
|
||||||
import chiseltest._
|
|
||||||
import org.scalatest.freespec.AnyFreeSpec
|
|
||||||
|
|
||||||
class RegisterFileSpec extends AnyFreeSpec with ChiselScalatestTester {
|
|
||||||
"RegisterFile should work" - {
|
|
||||||
"with 2 read ports" in {
|
|
||||||
test(new RegisterFile(2)) { c =>
|
|
||||||
def readExpect(addr: Int, value: Int, port: Int = 0): Unit = {
|
|
||||||
c.io.readAddr(port).poke(addr.U)
|
|
||||||
c.io.readData(port).expect(value.U)
|
|
||||||
}
|
|
||||||
def write(addr: Int, value: Int): Unit = {
|
|
||||||
c.io.writeEnable.poke(true.B)
|
|
||||||
c.io.writeData.poke(value.U)
|
|
||||||
c.io.writeAddr.poke(addr.U)
|
|
||||||
c.clock.step(1)
|
|
||||||
c.io.writeEnable.poke(false.B)
|
|
||||||
}
|
|
||||||
// everything should be 0 on init
|
|
||||||
for (i <- 0 until 32) {
|
|
||||||
readExpect(i, 0, port = 0)
|
|
||||||
readExpect(i, 0, port = 1)
|
|
||||||
}
|
|
||||||
|
|
||||||
// write 5 * addr + 3
|
|
||||||
for (i <- 0 until 32) {
|
|
||||||
write(i, 5 * i + 3)
|
|
||||||
}
|
|
||||||
|
|
||||||
// check that the writes worked
|
|
||||||
for (i <- 0 until 32) {
|
|
||||||
readExpect(i, if (i == 0) 0 else 5 * i + 3, port = i % 2)
|
|
||||||
}
|
|
||||||
}
|
|
||||||
}
|
|
||||||
}
|
|
||||||
}
|
|
||||||
|
|
||||||
class MuxGeneratorSpec extends AnyFreeSpec with ChiselScalatestTester {
|
|
||||||
"MuxGenerator should work" - {
|
|
||||||
"when there are 2 inputs" in {
|
|
||||||
test(new MuxGenerator(8, 2)) { c =>
|
|
||||||
c.io.in(0).poke(0.U)
|
|
||||||
c.io.in(1).poke(1.U)
|
|
||||||
c.io.sel.poke(0.U)
|
|
||||||
c.io.out.expect(0.U)
|
|
||||||
c.io.sel.poke(1.U)
|
|
||||||
c.io.out.expect(1.U)
|
|
||||||
}
|
|
||||||
}
|
|
||||||
"when there are 1024 inputs" in {
|
|
||||||
test(new MuxGenerator(32, 1024)) { c =>
|
|
||||||
for (i <- 0 until 1024) {
|
|
||||||
c.io.in(i).poke(i.U)
|
|
||||||
}
|
|
||||||
for (i <- 0 until 1024) {
|
|
||||||
c.io.sel.poke(i.U)
|
|
||||||
c.io.out.expect(i.U)
|
|
||||||
}
|
|
||||||
}
|
|
||||||
}
|
|
||||||
}
|
|
||||||
"MuxGenerator should raise exception" - {
|
|
||||||
"when nInput is not 2^n" in {
|
|
||||||
assertThrows[IllegalArgumentException] {
|
|
||||||
test(new MuxGenerator(8, 3)) { c => }
|
|
||||||
}
|
|
||||||
}
|
|
||||||
}
|
|
||||||
}
|
|
||||||
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